Percobaan 1
1. Jurnal (DAFTAR ISI)
2. Alat dan Bahan (DAFTAR ISI)
a. J-K Flip Flop
b. Logic State
c. Logic Probe
3. Rangkaian Simulasi (DAFTAR ISI)
.png)
.png)
4. Prinsip Kerja Rangkaian (DAFTAR ISI)
Terdapat empat buah komponen J-K flip flop yang dipasang
seri dimana clock hanya terhubung pada flip flop pertama dan flip flop setelahnya
mendapatkan input sinyal clock dari output Q flip flop sebelumnya. Sehingga dinamakan
rangkaian Asynchronus Counter.
Saat clock berpindah dari 1 ke 0 sinyal clock akan
mentrigger flip flop pertama dan akan membuat ouput flip flop pertama berlogika
1 (ACTIVE LOW), karena flip flop kedua dan seterusnya belum mendapat sinyal
clock maka pada outputnya berlogika 0, sehingga pada logic probe akan terlihat
0001 yang bernilai 1.
Saat clock berpindah dari 0 ke 1 dan berpindah lagi
dari 1 ke 0 maka pada flip flop pertama akan mentrigger flip flop kedua sehingga
arus mengalir dari output Q ke clock flip flop kedua yang membuat pada flip flop
pertama berlogika 0 dan flip flop kedua berlogika 1 sehingga akan terlihat pada
logicprobe 0010 atau bernilai 2.
Skema yang sama akan terjadi seterusnya sampai ke flip
flop keempat, sehingga counter akan menghitung counter up dari 0-15 atau 0001, 0010,
0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111.
5. Video Rangkaian (DAFTAR ISI)
6. Analisa (DAFTAR ISI)
1) Analisa output percobaan berdasarkan ic yang
digunakan?
Pada percobaan 1 menggunakan empat buah J-K flip flop
yang terhubung seri yang mana flip flop flip flop pertama itu sebagai MSB dan
flip flop keempat sebagai LSB. Setelah dijalankan, maka keluarannya akan
menghitung mulai 0-15 atau Asynchronus Up Counter secara berurutan.
2) Analisa sinyal output yang dikeluarkan J-K flip flop
kedua dan ketiga?
Pada rangkaian, flip flop kedua mendapat input clock dari
keluaran Q pada flip flop pertama yang terhubung langsung ke sinyal clock dan
flip flop ketiga juga mendapat sinyal input clock dari keluaran Q flip flop
kedua. Sehingga, Ketika sinyal clock dari flip flop pertama berubah dari 1 ke
0, maka flip flop kedua akan tertrigger dan outputnya menjadi 1. Ketika sinyal
clock berpindah dari 0 ke 1 dan berpindah lagi dari 1 ke 0, maka dari flip flop
kedua outputnya akan mentrigger flip flop ketiga sehingga pada flip flop ketiga
outputnya akan berlogika 1.
7. Link Download (DAFTAR ISI)
0 komentar:
Posting Komentar